Nowy 1

      pokój: 714
      telefon: 237 2286
      e-mail: Ten adres pocztowy jest chroniony przed spamowaniem. Aby go zobaczyć, konieczne jest włączenie w przeglądarce obsługi JavaScript.

 

 

 

Obszar zainteresowań naukowych:

  • układy cyfrowe, struktury i systemy programowalne, układy logiki programowalnej CPLD, FPGA, pSoC,
  • synteza logiczna, dekompozycja, optymalizacja logiczna, efektywne odwzorowanie układów cyfrowych
  •      w strukturach programowalnych, partitioning, technology mapping,
  • układy GALS (Globally Asynchronous Locally Synchronous), synteza logiczna ukierunkowana na minimalizację mocy,
  • sterowniki przemysłowe, sprzętowe metody realizacji programów sterowania,
  • wykorzystanie stabilografii w rehabilitacji medycznej.

 

Rozprawa Doktorska:

Tytuł rozprawy:"Tablicowe metody dekompozycji układów kombinacyjnych. Realizacja tych układów na wybranych

                       strukturach PLD".

            Politechnika Śląska, Wydział Automatyki, Elektroniki i Informatyki, 1995

            Promotor: prof. dr hab. inż. Edward Hrynkiewicz.

 

Monografia Habilitacyjna:

Tytuł monografii:"Synteza logiczna przeznaczona dla matrycowych struktur programowalnych typu PAL"

                         (The Logic Synthesis for the PAL-based Complex Programmable Logic Devices).

                         Zeszyty Naukowe Politechniki Śląskiej, Nr 1619, Wydawnictwo Politechniki Śląskiej, Gliwice 2004

 

Monografie, rozdziały w monografii:

  • D. Kania, "Układy Logiki Programowalnej - Podstawy syntezy i sposoby odwzorowania technologicznego", PWN, Warszawa 2012, (220 stron)
  • Czerwiński, D. Kania, "Finite State Machine Logic Synthesis for CPLDs, Springer", Lecture Notes in Electrical Engineering, Vol. 231, XVI, 2013, 172 p
  • D. Kania, Design of Digital Systems and Devices, Chapter 6, "Efficient technology mapping method for PAL-based devices". Lecture Notes in Electrical Engineering, vol. 79, Springer, 2011, pp.145-164.

 

Wybrane najważniejsze publikacje:

    • D. Kania,"Two-level logic synthesis on PALs", Electronics Letters, 1999, Vol.35, No. 11, pp. 879-880
    • D. Kania, "An Efficient Approach to Synthesis of Multi-Output Boolean Functions on PAL-based Devices", IEE Proceedings - Computer and Digital Techniques, Vol. 150, No. 3, May 2003, pp.143-149,
    • R. Czerwiński, D. Kania, J. Kulisz, "FSMs state encoding targeting at logic level minimization", Bulletin of the Polish Academy of Sciences, Vol. 54, No. 4, 2006, pp. 479-487
    • D. Kania, J. Kulisz, "Logic synthesis for PAL-based CPLD-s based on two-stage decomposition", The Journal of Systems and Software, 80, 2007, pp. 1129-1141
    • R. Czerwiński, D. Kania, "Synthesis of Finite State Machines for CPLDs", International Journal of Applied Mathematics and Computer Science (AMCS), Vol. 19, No. 4, 2009 (ISI MJL), pp. 647–659
    • D. Kania, A. Milik, "Logic Synthesis based on decomposition for CPLDs", Microprocessor and Microsystems, 34, 2010, pp. 25–38
    • R. Czerwiński, D. Kania, "A synthesis of high speed finite state machines", Bulletin of the Polish Academy of Sciences – Technical Sciences, Vol. 58, No. 4, 2010, pp. 635 - 644
    • A. Opara, D. Kania, "Decomposition-based Logic Synthesis for PAL-based CPLDs", International Journal of Applied Mathematics and Computer Science (AMCS), Vol. 20, No. 2, 2010, pp. 367-384
    • D. Kania, "Efficient technology mapping method for PAL-based devices", Lecture Notes in Electrical Engineering, vol. 79, Springer, 2011, pp.145-164
    • R. Czerwiński, D. Kania, "Area and speed oriented synthesis of FSMs for PAL-based CPLDs", Microprocessor and Microsystems, Volume 36, Issue 1, 2012, pp. 45-61
    • D. Kania, "Decomposition-based synthesis and its application in PAL-oriented technology mapping", Proceedings of 26th Euromicro Conference, IEEE Computer Society Press, Maastricht, 2000, pp. 138-145
    • D. Kania, "A technology mapping algorithm for PAL-based devices using multi-output function graphs", Proceedings of 26-th Euromicro Conference, IEEE Computer Society Press, Maastricht, 2000, pp. 146-153
    • D. Kania, "Logic Synthesis of Multi-Output Functions for PAL-based CPLDs", IEEE International Conference on Field-Programmable Technology, Hong Kong, December 16-18, 2002, pp. 429-432
    • K. Kajstura, D. Kania, "Dekompozycyjna metoda kodowania stanów wewnętrznych automatu skończonego ukierunkowana na minimalizację mocy", Przegląd Elektrotechniczny, R.87, Nr 6, 2011, ss.146-150
    • J. Mocha, D. Kania, "Sprzętowa realizacja programu sterowania w strukturach FPGA", Przegląd Elektrotechniczny, R.88, Nr 12a, 2012, ss. 95‑100
    • T. Łukaszewicz, D. Kania, Z. Kidoń, K. Pethe-Kania, "Posturographic methods for body posture symmetry assessment", Bulletin of the Polish Academy of Sciences – Technical Sciences, Vol. 63, No. 4, 2015, pp. 907-917
    • D. Kania, "Logic decomposition for PAL-based CPLDs", Journal of Circuits, Systems, and Computers, Vol.24, No. 3, 2015, pp.1-27
    • T. Łukaszewicz, Z. Kidoń, D. Kania, K. Pethe-Kania, “Postural symmetry evaluation based on shape analysis of directionally modified follow-up posturographic trajectory”, Elektronika ir Elektrotechnika, Vol. 22, No. 5, 2016, pp. 84-88
    • R. Czerwinski, D. Kania, “State assignment and optimization of ultra high speed FSMs utilizing tri-state buffers”, ACM Transactions on Design Automation of Electronic Systems, Vol. 22, Issue 1, 2016, pp. 1-25
    • M. Kubica, A. Opara, D. Kania,"Logic synthesis for FPGAs based on cutting of BDD", Microprocessors and Microsystems, vol.52, 2017,   pp. 173-187
    • M. Kubica, D. Kania, "Decomposition of multi-output functions oriented to configurability of logic blocks", Bulletin of the Polish Academy of Sciences – Technical Sciences, Vol. 65, Issue. 3, 2017, pp. 317-331
    • K. Pethe-Kania, J. Opara, D. Kania, Z. Kidoń, T. Łukaszewicz, "The follow-up posturography in rehabilitation after total hip arthroplasty", Acta of Bioengineering and Biomechanics, Vol. 19, No. 1, pp. 97-104, 2017
    • M. Kubica, D. Kania, "Area-oriented technology mapping for LUT-based logic blocks", International Journal of Applied Mathematics and Computer Science (AMCS), Vol. 27, No. 1, 2017, pp. 207-222

 

Zakończone przewody doktorskie:

  1. Czerwiński Robert, Kodowanie stanów automatów sekwencyjnych dla matrycowych struktur programowalnych typu PAL,
             dyscyplina: elektronika, Wydział Automatyki, Elektroniki i Informatyki, Gliwice, 2006
  2. Sułek Wojciech, Kody LDPC efektywnie dekodowane w strukturach programowalnych,
             dyscyplina: elektronika, Wydział Automatyki, Elektroniki i Informatyki, Gliwice, 2009
  3. Opara Adam, Dekompozycyjne metody syntezy układów kombinacyjnych wykorzystujące binarne diagramy decyzyjne,
             dyscyplina: informatyka, Wydział Automatyki, Elektroniki i Informatyki, Gliwice, 2009
  4. Kajstura Krzysztof, Kodowanie stanów automatów sekwencyjnych ukierunkowane na minimalizację mocy,
             dyscyplina: elektronika, Wydział Automatyki, Elektroniki i Informatyki, Gliwice, 2012
  5. Kubica Marcin, Dekompozycja i odwzorowanie technologiczne z wykorzystaniem binarnych diagramów decyzyjnych,
             dyscyplina: informatyka, Wydział Automatyki, Elektroniki i Informatyki, Gliwice, 2014
  6. Modrzyk Damian, Koder Motion JPEG2000 w postaci struktury GALS,
             dyscyplina: elektronika, Wydział Automatyki, Elektroniki i Informatyki, Gliwice, 2014

 

 Wykaz publikacji  w odwrotnym porządku chronologicznym:

 

  • M. Kubica, A. Opara, D. Kania, "Logic synthesis for FPGAs based on cutting of BDD", Microprocessors and Microsystems, vol.52, 2017,   pp. 173-187
  • M. Kobylecki, D. Kania, "FPGA implementation of bit controller in double-tick architecture", 13-th International Conference of Computational Methods in Science and Engineering, ICCMSE 2017, 21-25 April 2017, Thessaloniki, Greece, AIP Conf. Proc. 1906, 2017, pp. 120008_1-120008_4
  • D. Kania, J. Kulisz, "A Technology Mapping based on Graph of Excitations and Outputs for Finite State Machines", 13-th International Conference of Computational Methods in Science and Engineering, ICCMSE 2017, 21-25 April 2017, Thessaloniki, Greece, AIP Conf. Proc. 1906, 2017, pp. 120006_1 – 120006_4
  • R. Nawrot, J. Kulisz, D. Kania, "Synthesis of energy-efficient FSMs implemented in PLD circuits", 13-th International Conference of Computational Methods in Science and Engineering, ICCMSE 2017, 21-25 April 2017, Thessaloniki, Greece, AIP Conf. Proc. 1906, 2017, pp. 120003_1 – 120003_4
  • M. Kubica, D. Kania, "Decomposition of multi-output functions oriented to configurability of logic blocks", Bulletin of the Polish Academy of Sciences – Technical Sciences, Vol. 65, Issue. 3, 2017, pp. 317-331
  • K. Pethe-Kania, J. Opara, D. Kania, Z. Kidoń, T. Łukaszewicz, "The follow-up posturography in rehabilitation after total hip arthroplasty", Acta of Bioengineering and Biomechanics, Vol. 19, No. 1, pp. 97-104, 2017
  • M. Kubica, D. Kania, "Area-oriented technology mapping for LUT-based logic blocks", International Journal of Applied Mathematics and Computer Science (AMCS), Vol. 27, No. 1, 2017, pp. 207-222

2017

  • T. Łukaszewicz, Z. Kidoń, D. Kania, K. Pethe-Kania, "Postural symmetry evaluation based on shape analysis of directionally modified follow-up posturographic trajectory", Elektronika ir Elektrotechnika, Vol. 22, No. 5, 2016, pp. 84-88
  • M. Kobylecki, D. Kania, "Double-tick realization of binary control program", 12-th International Conference of Computational Methods in Science and Engineering, ICCMSE 2016, 17-20 March 2016, Athens, Greece, AIP Conf. Proc. 1790, 2016, pp. 300009_1 - 300009_4
  • R. Czerwinski, D. Kania, "State assignment and optimization of ultra high speed FSMs utilizing tri-state buffers", ACM Transactions on Design Automation of Electronic Systems, Vol. 22, Issue 1, 2016, pp. 1-25
  • J. Kulisz, R. Nawrot, D. Kania, "Synthesis of energy-efficient counters implemented in PLD circuits", 12-th International Conference of Computational Methods in Science and Engineering, ICCMSE 2016, 17-20 March 2016, Athens, Greece, AIP Conf. Proc. 1790, 2016, pp. 300006_1 - 300006_4
  • M. Kubica, D. Kania, "SMTBDD: New Form of BDD for Logic Synthesis", INTL Journal of Electronics and Telecommunications, Vol. 62, No. 1, 2016, pp. 33-41
  • K. Kajstura, D. Kania, "Binary Tree-based Low Power State Assignment Algorithm", 12-th International Conference of Computational Methods in Science and Engineering, ICCMSE 2016, 17-20 March 2016, Athens, Greece, AIP Conf. Proc. 1790, 2016, pp. 300007_1 - 300007_4
  • M. Kubica, D. Kania, A. Opara, "Decomposition time effectiveness for various synthesis strategies dedicated to FPGA structures", 12-th International Conference of Computational Methods in Science and Engineering, ICCMSE 2016, 17-20 March 2016, Athens, Greece, AIP Conf. Proc. 1790, 2016, pp. 300005_1 - 300005_4

2016

 

  • T. Łukaszewicz, D. Kania, Z. Kidoń, K. Pethe-Kania, "Posturographic methods for body posture symmetry assessment", Bulletin of the Polish Academy of Sciences – Technical Sciences, Vol. 63, No. 4, 2015, pp. 907-917
  • M. Białas, D. Kania, "Dekompozycja kolumnowa zespołu funkcji opisanego za pomocą MTBDD ukierunkowana na użycie elementu XOR", Elektronika – Konstrukcje, technologie, zastosowania, vol. 56, nr 10, 2015, ss. 89-94
  • M. Kubica, D. Kania, SMTBDD: "New Concept of Graph for Function Decomposition", 13th IFAC and IEEE Conference on Programmable Devices and Embedded Systems, PDES 2015, The proc. of PDES 2015, Vol. 48, Issue 4, 13-15 May 2015, Cracow, Poland, pp. 49 - 54
  • D. Kania, M. Kubica, "Technology mapping based on modified graph of outputs", 11-th International Conference of Computational Methods in Science and Engineering, ICCMSE 2015, 20-23 March 2015, Athens, Greece, AIP Conf. Proc. 1702, 2015, pp. 31-34
  • A. Opara, D. Kania, "Logic synthesis strategy based on BDD decomposition and PAL-oriented optimization",  11-th International Conference of Computational Methods in Science and Engineering, ICCMSE 2015, 20-23 March 2015, Athens, Greece, AIP Conf. Proc. 1702, 2015, pp. 21-24
  • K. Kajstura, D. Kania, "Kodowanie stanów energooszczędnych automatów sekwencyjnych wykorzystujące algorytm Kernighana-Lina", Przegląd Elektrotechniczny, R. 91, Nr 5, 2014, ss.155-159
  • D. Kania, "Logic decomposition for PAL-based CPLDs", Journal of Circuits, Systems, and Computers, Vol.24, No. 3, 2015, pp.1-27   

2015

 

  • M. Kobylecki, D. Kania, Dwutaktowa realizacja sterowania bitowego, Przegląd Elektrotechniczny, R. 90, Nr 9, 2014, ss. 240-245 D.
  • Kania, A Technology Mapping of Boolean Functions for CPLDs, 10-th International Conference of Computational Methods in Science and Engineering, ICCMSE 2014, 04-07 April 2014, Athens, Greece,  AIP Conf. Proc. 1618, 2014, pp.142-145
  • M. Kubica, D. Kania, A. Opara, Ocena efektywności dopasowania technologicznego dla struktur FPGA, Elektronika – konstrukcje, technologie, zastosowania, nr 2, 2014, ss. 59-62
  • D. Modrzyk, D. Kania, Asynchroniczna wymiana danych w układzie GALS ukierunkowana na minimalizację poboru mocy, Przegląd Elektrotechniczny, R. 90, Nr 2, 2014, ss. 132-137
  • T. Łukaszewicz, D. Kania, Z. Kidoń, K. Pethe-Kania, Ocena symetrii postawy w teście stabilografii nadążnej, Elektronika – konstrukcje, technologie, zastosowania, nr 1, 2014, ss. 51-55

2014

 

  • M. Kubica, D. Kania, A. Opara, Strategia dekompozycji ukierunkowana na minimalizację warstw logicznych, Elektronika – konstrukcje, technologie, zastosowania, nr 12, 2013, ss. 96-99
  • M. Kubica, D. Kania, Dekompozycja wielokrotna z wykorzystaniem SMTBDD, Elektronika – konstrukcje, technologie, zastosowania, nr 11, 2013, ss.83-87
  • Z. Kidoń, D. Kania, K. Pethe-Kania, Stabilografia nadążna w procesie przywracania symetrii postawy, Przegląd Elektrotechniczny, R. 89, Nr 9, 2013, ss.87-93
  • T. Łukaszewicz, Z. Kidoń, D. Kania, K. Pethe-Kania, Ocena symetrii postawy z wykorzystaniem miar stopnia symetrii bilateralnej i obrotowej trajektorii stabilograficznej, Przegląd Elektrotechniczny, R. 89, Nr 7, 2013, ss.197-201 R.
  • Czerwiński, D. Kania, Finite State Machine Logic Synthesis for CPLDs, Springer, Lecture Notes in Electrical Engineering, Vol. 231, XVI, 2013, 172 p

2013

 

  • D. Kania, Układy Logiki Programowalnej - Podstawy syntezy i sposoby odwzorowania technologicznego, PWN, Warszawa 2012,
  • J. Mocha, D. Kania, Sprzętowa realizacja programu sterowania w strukturach FPGA, Przegląd Elektrotechniczny, R.88, Nr 12a, 2012, ss. 95‑100,
  • A. Opara, D. Kania, M. Kubica, Analiza efektywności czasowej metod dekompozycji, Elektronika – konstrukcje, technologie, zastosowania, nr 4, 2012, ss. 57-60D,
  • Kania, A. Opara, BDD z atrybutem negacji w syntezie ukierunkowanej na elementy XOR, Elektronika – konstrukcje, technologie, zastosowania, nr 2, 2012, ss. 82-85,
  • J. Mocha, D. Kania, Metoda sprzętowej realizacji programu LD z wykorzystaniem układów FPGA, Pomiary Automatyka Kontrola, nr 1, 2012 ss. 88-92,
  • R. Czerwiński, D. Kania, Area and speed oriented synthesis of FSMs for PAL-based CPLDs, Microprocessor and Microsystems, Volume 36, Issue 1, 2012, pp. 45-61

2012

 

  • K.Pethe-Kania, D.Kania, J.Opara, Z.Kidoń, E.Filipiak, Badanie nad posturometrią u osób po endoprotezoplastyce stawu biodrowego- wyniki wstępne, I Śląskie Sympozjum Reumatologii i Rehabilitacji, 14-15 kwietnia 2011, Ustroń,
  • A. Opara, D. Kania, Wykorzystanie dwupoziomowej optymalizacji do poprawy wyników syntezy z wykorzystaniem BDD, RUC 2011, Pomiary Automatyka Kontrola, Vol. 57, nr 8, 2011, ss. 864-867,
  • M. Kubica, D. Kania, Synteza logiczna zespołu funkcji ukierunkowana na minimalizację liczby wykorzystywanych bloków logicznych PAL w oparciu o zmodyfikowany graf wyjść, Pomiary Automatyka Kontrola, Vol.57, nr 7, 2011, ss.737-740,
  • K. Kajstura, D. Kania, Dekompozycyjna metoda kodowania stanów wewnętrznych automatu skończonego ukierunkowana na minimalizację mocy, Przegląd Elektrotechniczny, R.87, Nr 6, 2011, ss.146-150,
  • M. Kubica, W. Sułek, D. Kania, Modyfikacja grafu wyjść poprawiająca efektywność wykorzystania iloczynów w strukturze programowalnej, Elektronika – konstrukcje, technologie, zastosowania, nr 4, 2011, ss. 122-126,
  • R. Czerwiński, D. Kania, State Minimization by means of Incompatibility Graph Coloring, Elektronika – konstrukcje, technologie, zastosowania, nr 3, 2011, ss. 160-162,
  • Ł. Ławrocki, D. Kania, Metoda dekompozycji ukierunkowana na elementy XOR, Elektronika – konstrukcje, technologie, zastosowania, nr 2, 2011, ss. 174-180,
  • D. Kania, Design of Digital Systems and Devices, Chapter 6, Efficient technology mapping method for PAL-based devices, Lecture Notes in Electrical Engineering, vol. 79, Springer, 2011, pp.145-164

2011

 

  • R. Czerwiński, D. Kania, A synthesis of high speed finite state machines, Bulletin of the Polish Academy of Sciences – Technical Sciences, Vol. 58, No. 4, 2010, pp. 635 - 644,
  • A. Opara, D. Kania, Decomposition-based Logic Synthesis for PAL-based CPLDs, International Journal of Applied Mathematics and Computer Science (AMCS), Vol. 20, No. 2, 2010, pp. 367-384,
  • K. Kajstura, D. Kania, Metoda kodowania stanów automatów sekwencyjnych prowadząca do redukcji poboru mocy, Pomiary, Automatyka, Kontrola, vol. 56, nr 7, 2010, ss. 718-721,
  • K. Kajstura, D. Kania, I. Kurytnik, Algorytm kodowania stanów wewnętrznych automatu skończonego minimalizujący pobór mocy, Pomiary, Automatyka, Kontrola, vol. 56, nr 8, 2010, ss. 987-989,
  • D. Kania, A. Milik, Logic Synthesis based on decomposition for CPLDs, Microprocessor and Microsystems, 34, 2010, pp. 25–38

2010

 

  • M. Chmiel, J. Mocha, D. Kania, E. Hrynkiewicz, Dynamic partial reconfiguration of CPU-s for Programmable Logic Controllers executing control programs developed in the Ladder Diagram language, 4th IFAC Workshop on Discret-Event System Design, DESDes’09, 6‑8.10.2009, Valencia, Hiszpania, pp. 59-64,
  • Kania D., Grabiec W., Synteza logiczna układu realizującego zespół funkcji przełączajcych z użyciem brametk XOR w strukturach CPLD, Biuletyn WAT, Vol.LVIII 3 (655), 2009, ss. 377-387,
  • R. Czerwiński, D. Kania,CPLD–oriented Synthesis of Finite State Machines, Proceedings of the Twelfth Euromicro Symposium on Digital System Design, DSD2009, IEEE Computer Society Press, Patras, 2009, pp. 521-528,
  • R. Czerwiński, D. Kania, Synthesis of Finite State Machines for CPLDs, International Journal of Applied Mathematics and Computer Science (AMCS), Vol. 19, No. 4, 2009 (ISI MJL), pp. 647–659,
  • W. Grabiec, D. Kania, Wykorzystanie elementu XOR w syntezie logicznej przeznaczonej dla programowalnych struktur CPLD typu PAL, Elektronika, nr 6, 2009, ss. 82-86,
  • D. Kania, A. Milik, J. Kulisz, A. Opara, R. Czerwiński, Logic synthesis for CPLDs, Electronics and Telecommunications Quarterly, Vol. 55, No. 2, 2009, pp. 287-315,
  • R. Czerwiński, D. Kania, State assignment and logic optimization for finite state machines, IFAC Workshop on Programmable Devices and Embedded Systems 2009, PDeS’09, 2009, pp. 39-44,
  • A. Opara, D. Kania, A Novel Non-Disjunctive Method for Decomposition of CPLDs, Electronics and Telecommunications Quarterly, Vol. 55, No. 1, 2009, pp. 95-111,
  • J. Mocha, D. Kania, T. Woźnica, Wykorzystanie przesuniętych w fazie sygnałów zegarowych do redukcji zaburzeń elektromagnetycznych w układach FPGA, KNWS 2009, Przegląd Elektrotechniczny, R. 85, nr 7, 2009, ss. 200-202

2009

 

  • D. Kania, A. Milik, A. Opara, Dekompozycyjne metody syntezy przeznaczone dla układów CPLD, Elektronika, nr 10, 2008, ss. 93-99,
  • D. Kania, K. Kajstura, I. Kurytnik, Logic synthesis on PAL-based devices using decomposition, Transaction of the Universities of Kosice, No. 2, 2008, pp. 52-57,
  • Z. Kidoń, D.Kania, J.Fiołka, K.Pethe-Kania, Stanowisko stabilograficzne do oceny stanu pacjentów po endoprotezoplastyce stawu biodrowego, KKE, 2008, tom. 1, ss. 253-258, Elektronika nr 11, 2008, ss. 242-245,
  • A. Opara, D. Kania, Wykorzystanie pseudo-MTBDD w dekompozycji zespołu funkcji, Pomiary, Automatyka, Kontrola vol. 54, nr 8, 2008, ss. 496-498,
  • D. Kania, J. Kulisz, Zastosowanie grafu niezgodności i dopełnień w procesie kodowania automatów asynchronicznych, Pomiary, Automatyka, Kontrola vol. 54, nr 8, 2008, ss. 486-488,
  • D. Kania, W. Grabiec, Dekompozycja zespołu funkcji wykorzystująca elementy XOR, Pomiary, Automatyka, Kontrola vol. 54, nr 8, 2008, ss. 502-504,
  • W. Sułek, D. Kania, Code Construction Algorithm for Architecture Aware LDPC Codes with Low Error Floor, SIBIRCON 2008, IEEE Region 8 International Conferences on Computational Technologies in Electronics and Electronics Engineering, Novosibirsk, Russia July, 2008, pp. 1-6,
  • D. Kania, R. Czerwiński, Kodowanie stanów samokorekcyjnych układów sekwencyjnych, Elektronika, nr 5, 2008, ss. 107-111,
  • Z. Kidoń, K. Pethe-Kania, D. Kania, Wykorzystanie platformy stabilograficznej do oceny stanu chorego po endoprotezoplastyce stawu biodrowego, PAK, vol. 54, nr 2, 2008, ss. 71-75

2008

 

  • K. Pethe-Kania, Z. Kidoń, D. Kania, Nowoczesna metoda oceny wyników rehabilitacji chorych po endoprotezoplastyce stawu biodrowego, Rehabilitacja w praktyce, nr 4 2007, ss. 41-44,
  • R. Czerwiński, D. Kania, Sposób kodowania stanów wewnętrznych samokorekcyjnych układów sekwencyjnych realizowanych w układach logiki programowalnej z wysokim i niskim poziomem aktywności wyjść, zgłoszenie patentowe nr P‑382680, 18.06.2007,
  • R. Czerwiński, D. Kania, Prosta metoda kodowania stanów przeznaczona dla struktur programowalnych, KKE’2007, Darłówko Wschodnie, 2007, ss. 189-194,
  • D. Kania, W. Grabiec, Synteza logiczna dla struktur CPLD typu PAL wykorzystująca elementy XOR, Biuletyn WAT, Vol. LVI 3, Nr 3, (647), 2007, ss.229- 241,
  • A. Milik, D. Kania, Zastosowanie diagramów BDD w syntezie logicznej dla układów typu PAL, Pomiary, Automatyka, Kontrola vol. 53, nr 7, 2007, ss. 118-120,
  • A. Opara, D. Kania, Synteza wielowyjściowych układów logicznych prowadząca do wykorzystania wspólnych bloków logicznych, Pomiary, Automatyka, Kontrola vol. 53, nr 7, 2007, ss. 39-41,
  • R. Czerwiński, D. Kania, Synteza logiczna układów sekwencyjnych realizowanych w strukturach CPLD opisanych za pomocą języka VHDL, Pomiary, Automatyka, Kontrola vol. 53, nr 7, 2007, ss. 45-47,
  • D. Kania, W Grabiec, Synteza logiczna przeznaczona dla struktur CPLD z elementami XOR, Pomiary, Automatyka, Kontrola vol. 53, nr 7, 2007, ss. 54-56,
  • D. Kania, A New Approach to Logic Synthesis of Multi-Output Boolean Functions on PAL-based CPLDs, Proceedings of the ACM Great Lakes Symposium on VLSI, GLSVLSI'07 Stressa - Lago Maggiore, Italy, March, 11-13, 2007, pp.152-155,
  • D. Kania, J. Kulisz, Logic synthesis for PAL-based CPLD-s based on two-stage decomposition, The Journal of Systems and Software, 80, 2007, pp. 1129-1141,
  • Grabiec W., Kania D., MAX® II nowym spojrzeniem na układy CPLD, Elektronika nr 3, 2007, ss.42-46,
  • D. Kania, Sposób kodowania stanów wewnętrznych automatów sekwencyjnych realizowanych w strukturach programowalnych ze stałym (H, L) lub programowalnym poziomem aktywności wyjścia, Patent NR 194827,
  • D. Kania, Synteza logiczna przeznaczona dla układów CPLD, Elektronika nr 2, 2007, ss. 21-25

2007

 

  • R. Czerwiński, D. Kania, J. Kulisz, FSMs state encoding targeting at logic level minimization, Bulletin of the Polish Academy of Sciences, , Vol. 54, No. 4, 2006, pp. 479-487,
  • D. Kania, Dekompozycja wierszowa w syntezie logicznej przeznaczonej dla struktur matrycowych, Kwartalnik Elektroniki i Telekomunikacji, Tom 52, z.4, 2006, ss. 825-847,
  • R. Czerwiński, D. Kania, Kodowanie stanów: minimalizacja liczby warstw z przekodowaniem, KKE 2006, Elektronika, nr 11, 2006, ss. 26‑28,
  • R. Rutkowski, D. Kania, Wykorzystanie dekompozycji grafów w projektowaniu układów sekwencyjnych, Pomiary, Automatyka, Kontrola, RUC 2006 18-19 maj 2006, nr 7 bis, ss.118-120,
  • D. Kania, J. Kulisz, A. Milik, R. Czerwiński, Strategie syntezy przeznaczone dla układów CPLD, Pomiary, Automatyka, Kontrola, RUC 2006 18-19 maj 2006, nr 7 bis, ss.103-105,
  • D. Kania, J. Kulisz, The row incompatibility and complement graph – a novel concept of graph for decomposition, Programmable Devices and Embedded Systems, PDES 2006, Brno 14-16 February, 2006, pp.169-173,
  • D. Kania, J. Kulisz, A method of logic synthesis for PAL-based CPLD-s based on two-stage decomposition, Programmable Devices and Embedded Systems, PDES 2006, Brno 14-16 February, 2006, pp. 163-168,
  • D. Kania, Wielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne pSoC, Pomiary, Automatyka, Robotyka nr 1, 2006, ss. 5-12

2006

 

  • R. Czerwiński, D. Kania, State assignment for PAL-based CPLDs, Proceedings of Euromicro Symposium on Digital System Design, IEEE Computer Society Press, Porto, September, 2005, pp. 127-134,
  • D. Kania, J. Kulisz, A. Milik, A novel method of two-stage decomposition dedicated for PAL-based CPLDs, Proceedings of Euromicro Symposium on Digital System Design, IEEE Computer Society Press, Porto, September, 2005, pp.114‑121,
  • D. Kania, A. Milik, J. Kulisz, Decomposition of Multiple-Output Functions for CPLDs, Proceedings of Euromicro Symposium on Digital System Design, IEEE Computer Society Press, Porto, September, 2005, pp.442-449,
  • D. Kania, Złożone układy programowalne CPLD/FPGA/pSoC, Elektronika, nr 8, 2005, pp.11‑15,
  • D. Kania, J. Kulisz, A. Milik, R. Czerwiński, Modele dekompozycji przeznaczone dla struktur matrycowych, RUC2005, 12-13 maj, Szczecin 2005, ss.77‑84,
  • R. Czerwiński, D. Kania, J. Kulisz, Kodowanie stanów pod kątem redukcji liczby warstw logicznych, KKE’2005, Darłowo‑Darłówko Wschodnie,12-15 czerwca 2005, ss.513-518,
  • D. Kania, R.Czerwiński, Minimalizacja z rozłączaniem implikantów, KKE2005, Darłowo‑Darłówko Wschodnie,12-15 czerwca 2005, ss. 183-188,
  • D. Kania, A.Milik, J. Kulisz, R. Czerwiński, Kodowanie wzorców kolumn zorientowane na realizację w strukturach typu PAL, Elektronika nr 11, 2005, ss. 41-44 przedruk z materiałów konferencyjnych KKE’2005, Darłowo‑Darłówko Wschodnie, 12-15 czerwca 2005, ss. 177-182,
  • D. Kania, Metoda wyznaczania złożoności kolumnowej przeznaczona dla struktur matrycowych, Archiwum Informatyki Teoretycznej i Stosowanej, Tom 17, z.1, 2005, pp. 65-76

2005

 

  • D. Kania, Elementy dekompozycji przeznaczone dla struktur FPGA typu tablicowego, Archiwum Informatyki Teoretycznej i Stosowanej, Tom 16, z. 1, 2004, ss. 45-62

 

Monografia Habilitacyjna:

Tytuł monografii:"Synteza logiczna przeznaczona dla matrycowych struktur programowalnych typu PAL",

                         (The Logic Synthesis for the PAL-based Complex Programmable Logic Devices),

                         Zeszyty Naukowe Politechniki Śląskiej, Nr 1619, Wydawnictwo Politechniki Śląskiej, Gliwice 2004,

  • R. Czerwiński, D. Kania, State assignment method for high speed FSMs, Programmable Devices And Systems, PDS’2004, Cracov, November 2004, pp. 216-221,
  • E. Hrynkiewicz, D. Kania, Metody syntezy dedykowane dla struktur FPGA typu tablicowego, Kwartalnik Elektroniki i Telekomunikacji, 2004, 50, z.3, ss.325-342,
  • R. Czerwiński, D. Kania, Metody kodowania stanów automatów sekwencyjnych z uwzględnieniem liczby iloczynów struktury typu PAL, Reprogramowalne Układy Cyfrowe, RUC2004, Szczecin, 13-14 maj 2004, ss. 43-50,
  • D. Kania, Znaczenie dekompozycji w syntezie logicznej przeznaczonej dla struktur CPLD typu PAL, Reprogramowalne Układy Cyfrowe, RUC2004, Szczecin, 13-14 maj 2004, ss. 67-74,
  • D. Kania P-warstwowa synteza logiczna dedykowana dla struktur typu PAL, Kwartalnik Elektroniki i Telekomunikacji, 2004, 50, z.1, ss. 65‑86

2004

 

  • R. Czerwiński, D. Kania, Metody kodowania stanów automatów sekwencyjnych oparte na wyborze aktywności wyjść, RUC 2003, Szczecin, 8-9 Maja, 2003, ss. 9-16,
  • D. Kania, Synteza logiczna wielowyjściowych funkcji w strukturach typu PAL, RUC 2003, Szczecin, 8-9 Maja, 2003, ss. 29-36,
  • D. Kania, Synteza logiczna funkcji w strukturach typu PAL z trójstanowymi buforami wyjściowymi, RUC 2003, Szczecin, 8-9 Maja, 2003, ss. 21-28,
  • D. Kania, An Efficient Approach to Synthesis of Multi-Output Boolean Functions on PAL-based Devices, IEE Proceedings - Computer and Digital Techniques, Vol. 150, No. 3, May 2003, pp.143-149,
  • D. Kania, Dekompozycja wielokrotna w syntezie logicznej dla struktur FPGA typu tablicowego, Elektronika, nr 2-3, 2003, ss. 43‑46,
  • E. Hrynkiewicz, D. Kania, Impact of decomposition direction on synthesis effectiveness, Programmable Devices and System, PDS’03, February 11-13, Ostrava, 2003, pp.144-149

2003

 

  • D. Kania, Logic Synthesis of Multi-Output Functions for PAL-based CPLDs, IEEE International Conference on Field-Programmable Technology, Hong Kong, December 16-18, 2002, pp. 429-432,
  • D. Kania, AnEfficient Algorithm for Output Coding in PAL-based CPLDs, International Journal of Engineering, Vol.15, No.4, November 2002, pp.325-328,
  • R. Czerwiński, D. Kania, P. Nocuń, Kodowanie stanów dedykowane dla struktur typu PAL, (State assignment for PAL-based devices), KST2002, vol. A, ss.65-71,
  • D. Kania, Synteza logiczna dla struktur typu PAL wykorzystująca bufory wyjściowe (Logic synthesis on PAL-based devices containing output buffers), Kwartalnik Elektroniki i Telekomunikacji, 2002, 48, z.1, ss. 53-66,
  • D. Kania, Improved Technology Mapping for PAL-based Devices Using a New Approach to Multi-Output Boolean Functions, DATE 02, IEEE Computer Society, Los Alamitos, 2002, p.1087

2002

 

  • D. Kania, Metody dekompozycji funkcji przeznaczone dla układów FPGA typu tablicowego, KST2001, Bydgoszcz, pp.48-56,
  • D. Kania, Sposób kodowania równomiernie wykorzystujący iloczyny zawarte w strukturach programowalnych typu PAL,zgłoszenie patentowe, P 345784, 30.01.2001,
  • D. Kania, Realizacja układów kombinacyjnych w strukturach MACH, Kwartalnik Elektroniki i Telekomunikacji, 2001, 47, z. 1, ss.65-74

2001

 

  • D. Kania, Sposób kodowania stanów wewnętrznych automatów sekwencyjnych realizowanych w strukturach programowalnych ze stałym (H, L) lub programowalnym poziomem aktywności wyjścia, zgłoszenie patentowe P 344029, 20.11.2000,
  • D. Kania, Struktury programowalne - strategia syntezy logicznej, Elektronizacja, 2000, nr 10, ss.17-19,
  • D. Kania, Heurystyczna metoda dekompozycji zespołu funkcji boolowskich wykorzystująca dekompozycje złożone, przeznaczona dla układów FPGA typu tablicowego (A heuristic decomposition method for Lookup Table-based FPGA using complex decomposition of multiple-output Boolean functions) Kwartalnik Elektroniki i Telekomunikacji, 2000, 46, z.2, ss. 191-206,
  • D. Kania, Decomposition-based synthesis and its application in PAL-oriented technology mapping, Proceedings of 26-th Euromicro Conference, IEEE Computer Society Press, Maastricht, 2000, pp. 138-145,
  • D. Kania, A technology mapping algorithm for PAL-based devices using multi-output function graphs, Proceedings of 26-th Euromicro Conference, IEEE Computer Society Press, Maastricht, 2000, pp. 146-153,
  • D. Kania, Synteza logiczna wielopoziomowych układów w strukturach typu PAL z trójstanowymi buforami wyjściowymi, Kwartalnik Elektroniki i Telekomunikacji, 2000, 46, z.1, ss. 81-90,
  • D. Kania, Wybór sposobu realizacji wielowyjściowych funkcji logicznych w strukturach CPLD typu PAL, RUC’2000, Szczecin, ss. 88-96,
  • K. Pucher, D. Kania, Sposób minimalizacji czasu reakcji sterownika przemysłowego na cyklicznie występujące przerwania zewnętrzne, (The method of minimization of PLC response time to cyclic external interrupts), zgłoszenie patentowe P 337909, 17.01.2000,
  • D. Kania, Logic Decomposition for CPLD Synthesis, IFAC Workshop on Programmable Devices and Systems, PDS 2000, Ostrava, February 8-9, Published for the IFAC by PERGAMON, An Imprint of Elsevier Science, 2000, pp. 49-52,
  • D. Kania, Coding capacity of PAL-based logic blocks included in CPLDs and FPGAs, IFAC Workshop on Programmable Devices and Systems, PDS 2000, Ostrava, February 8-9, Published for the IFAC by PERGAMON, An Imprint of Elsevier Science, 2000, pp. 164-169

2000

 

  • K. Pucher, D. Kania, Realizacja programu z uzależnieniami czasowymi, Maszyny, Technologie, Materiały, Wydawnictwo Sigma NOT, nr 6, 1999, ss.18-22,
  • D. Kania, Efektywna metoda realizacji zespołu funkcji w strukturach typu PAL, Kwartalnik Elektroniki i Telekomunikacji, 1999, 45, z. 3-4, ss. 433-444,
  • D. Kania, Synteza logiczna dla układów CPLD typu PAL wykorzystująca dekompozycję, Kwartalnik Elektroniki i Telekomunikacji, 1999, 45, z. 3-4, ss. 445-454,
  • D. Kania, K. Pucher, Realizacja programu z uzależnieniami czasowymi na bazie sterownika S7200 z uwzględnieniem problemów związanych z synchronizacją obiegu programu w stosunku do autotestu, obsługi sieci itp. Pomiary, Automatyka, Kontrola, nr 12, 1999, ss. 31‑34,
  • D. Kania, Impact of logic minimization on term partitioning effectiveness - Proceedings of the XXIInd National Conference on Circuits Theory and Electronic Network, Warszawa - Stare Jabłonki, October 22-24, 1999, pp. 131-136,
  • D. Kania, Metody ekspansji liczby wyjść układów PLD, KST’99, 8-10 wrzesień, Bydgoszcz, 1999, ss. 170-177,
  • D. Kania, Two-level logic synthesis on PAL-based CPLD and FPGA using decomposition, Proceedings of 25-th Euromicro Conference, IEEE Computer Society Press, Milan, 1999, pp. 278-281,
  • D. Kania, K. Pucher, Programowa metoda szybkiej obsługi zewnętrznych przerwań sprzętowych w sterownikach przemysłowych,Elektronizacja, 1999, nr 7-8, ss. 14-16,
  • D. Kania, Two-level logic synthesis on PALs, Electronics Letters, 1999, Vol.35, No. 11, pp. 879-880,
  • D. Kania, Algorytmy podziału wyjść umożliwiające realizację układów cyfrowych w strukturach PLD, Kwartalnik Elektroniki i Telekomunikacji, 1999, 45, z.2, pp. 189-202,
  • D. Kania, Coding Capacity of PAL-based Programmable Transcoder with Uneven Number Terms per Output, Kwartalnik Elektroniki i Telekomunikacji, 1999, 45, z.1, pp.73-84,
  • D. Kania, Podział termów umożliwiający realizację układów cyfrowych w strukturach CPLD i FPGA typu PAL, RUC’99, Szczecin, ss. 241‑24811,
  • D. Kania, K. Pucher, Łatwotestowalny system akwizycji danych, Elektronika, nr 3, 1999, ss.13-15

1999

 

  • E. Hrynkiewicz, D. Kania, Conference Proceedings, International Conference Programmable Devices and Systems, PDS’98, 24-25.02.1998, Gliwice (redakcja),
  • D. Kania, An algorithm of functional decomposition with free set variables coding, Kwartalnik Elektroniki i Telekomunikacji, 1998, 44, z.3, ss.317-324,
  • D. Kania, Coding capacity of programmable transcoder, Kwartalnik Elektroniki i Telekomunikacji, 1998, 44, z.2, ss.193-204,
  • D. Kania, E. Hrynkiewicz, K. Pucher, Coding capacity of PAL-based devices with different number terms per output, Proceedings of the XXIst National Conference on Circuits Theory and Electronic Networks, Poznań-Kiekrz, October 22-24, 1998, pp. 203-208

1998

 

  • E. Hrynkiewicz, K. Pucher, D. Kania, The input partitioning and coding problem in PAL-based CPLDs, XXth National Conference CT&EN, Kołobrzeg, Poland, October 21-24, 1997, ss. 145-152

1997

 

  • D. Kania, Complex decomposition of multiple-output functions, International Conference on Programmable Devices and Systems, PDS’96, Ostrava, November 26-28 1996,Czech Republic, pp. 86-91,
  • E. Hrynkiewicz, D. Kania, A. Niemczyk, Logic Function Set Minimization Using the Method of Usefulness Anticipation if the Generated Implicants, XIXth National Conference Circuits Theory and Electronic Networks, Kraków-Krynica, Poland, October 23-26, 1996, p. II, pp. 127-132,
  • D. Kania, E. Hrynkiewicz, Variable partitioning method based on subdecomposition, XIXth National Conference Circuits Theory and  Electronic Networks, Kraków-Krynica, Poland, October 23-26, 1996, p. II, pp. 121-126,
  • E. Hrynkiewicz, P. Buda, D. Kania, K. Pucher, Projektowanie układów cyfrowych w strukturach PLD z wykorzystaniem oprogramowania PLD-CAD, KST’96, Bydgoszcz 11-13 września, 1996, cz. A, ss. 115-122,
  • E. Hrynkiewicz, K. Pucher, D. Kania, Łańcuchowy system akwizycji danych, KST’96, Bydgoszcz 11-13 września, 1996, ss. 157-161

1996

 

Rozprawa Doktorska:

Tytuł rozprawy: "Tablicowe metody dekompozycji układów kombinacyjnych. Realizacja tych układów na wybranych

                        strukturach PLD".

            Politechnika Śląska, Wydział Automatyki, Elektroniki i Informatyki, 1995

            Promotor: prof. dr hab. inż. Edward Hrynkiewicz

  • E. Hrynkiewicz, D. Kania, Dekompozycja układów kombinacyjnych pod kątem realizacji na strukturach PLD o niewystarczającej liczbie termów, KST’95, Bydgoszcz 6-8 września, 1995, ss. 366-373,
  • D. Kania, J. Szreter, Metody opisu urządzeń cyfrowych z układami PLD, Elektronizacja nr 3, 1993,
  • D. Kania, J. Szreter, Języki opisu w projektowaniu urządzeń z PLD, Elektronizacja nr 1, 1993,
  • D. Kania, K. Pucher, Konstrukcja i zastosowanie urządzeń wykorzystujących linie opóźniające, Przegląd Telekomunikacyjny nr 10, 1993,
  • K. Pucher, D. Kania, Cyfrowe metody opóźniania sygnałów akustycznych, Przegląd Telekomunikacyjny nr 2, 1993,
  • D. Kania, Przetwornika A/C i C/A w układach opóźniających, Elektronizacja nr 1, 1993,
  • D. Kania, J. Szreter, Projektowanie układów cyfrowych z wykorzystaniem układów PLD, Elektronizacja nr 12, 1992,
  • D. Kania, J. Szreter, Programowalne układy logiczne FPLA, FPLS, Elektronizacja nr 7, 1992,
  • D. Kania, Modulacja delta w układach opóźniających, Elektronizacja nr 12, 1992

 

 

Patent:

D. Kania, "Sposób kodowania stanów wewnętrznych automatów sekwencyjnych realizowanych w strukturach

                 programowalnych ze stałym (H, L) lub programowalnym poziomem aktywności wyjścia".

               Patent NR 194827

 

 

Skrypty dydaktyczne:

         "Laboratorium Podstaw Techniki Cyfrowej", praca zbiorowa pod redakcją A. Hławiczki, dwa rozdziały: Liczniki, Rejestry,

                                               I wydanie - skrypt Politechniki Śląskiej, nr 2261, Gliwice, 2001

                                               II wydanie - skrypt Politechniki Śląskiej, nr 2297, Gliwice, 2002

                                               III wydanie - skrypt Politechniki Śląskiej, nr 2458, Gliwice, 2010